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4428E–8051–02/08
AT/TS80C31X2
14.5.4
External Data Memory Read Cycle
Figure 14-8. External Data Memory Read Cycle
Table 14-11. Serial Port Timing - Shift Register Mode
Table 14-12. AC Parameters for a Fix Clock
ALE
PSEN
RD
PORT 0
PORT 2
A0-A7
DATA IN
ADDRESS
OR SFR-P2
TAVWL
T
LLWL
T
RLAZ
ADDRESS A8-A15 OR SFR P2
T
RHDZ
T
WHLH
T
RLRH
TLLDV
TRHDX
TAVDV
T
LLAX
T
RLDV
Symbol
Parameter
T
XLXL
Serial port clock cycle time
T
QVHX
Output data set-up to clock rising edge
T
XHQX
Output data hold after clock rising edge
T
XHDX
Input data hold after clock rising edge
T
XHDV
Clock rising edge to input data valid
Speed
-M
40 MHz
-V
X2 mode
30 MHz
60 MHz equiv.
-V
standard mode 40
MHz
-L
X2 mode
20 MHz
40 MHz equiv.
-L
standard mode
30 MHz
Units
Symbol
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
T
XLXL
300
200
300
400
ns
T
QVHX
200
117
200
283
ns
T
XHQX
30
13
30
47
ns
T
XHDX
0
ns
T
XHDV
117
34
117
200
ns
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